Closed
Milestone
Sep 5, 2022–Jan 8, 2023
林聖翔具備基礎verilog能力
具備verilog獨立撰寫程式能力,可依照需求撰寫電路功能 會看模擬結果並修正程式錯誤與問題 會燒錄到FPGA,並以數位邏輯分析結果看到修正問題
Loading
Loading
Loading
Loading
具備verilog獨立撰寫程式能力,可依照需求撰寫電路功能 會看模擬結果並修正程式錯誤與問題 會燒錄到FPGA,並以數位邏輯分析結果看到修正問題