full adder Verilog

• gate
• assign
• if
• case

每個人都要開合併請求自己寫程式。

負責模擬圖片、電路圖只要放在議題。

寫真值表的可以先用excel先記錄製作出來。

負責文字描述的，使用熟悉的方式記錄，例如word，然後丟到議題。

程式碼統一放在 Digital-Logic-Design/example/verilog